8月26日、ServeTheHomeが「Meta's MTIA Custom AI Silicon at Hot Chips 2026」と題した記事を公開した。MetaがHot Chips 2026で発表したカスタムAIアクセラレータ「MTIA」シリーズのアーキテクチャとロードマップを詳報した内容で、推論チップとして刷新されたMTIA 400が前世代推論チップのMTIA 200比でDRAM帯域幅46倍・FP16コンピュート15倍以上を達成し、単一チップでFP4換算12 PFLOPSを実現していることが明らかになった。最大72 ASICを単一ドメインとして動作させるスケールアップ構成も発表され、MetaのAIインフラ戦略における自社シリコンの位置づけが一段と鮮明になった。
GPUでは賄えなくなったMetaの推論需要
MetaがGPUベンダーへの依存を脱却しようとしている背景には、明確なコスト・性能上の課題がある。Metaが日々処理しなければならない推論ワークロードの中心にあるのが、DLRM（Deep Learning Recommendation Model）だ。SNSのフィードやコンテンツ推薦に使われるこのモデルは、毎日数百万件の推薦を生成する必要があり、メモリアクセスがボトルネックになりやすい構造を持つ。GPUはFLOPSとメモリ帯域幅の両面でこのワークロードに対して非効率であり、加えてGPUのTCO（総所有コスト）も無視できない水準に達していた。
そこでMetaが開発したのがMTIA（Meta Training and Inference Accelerator）だ。今年3月に公開されたロードマップでは、MTIA 300・400・450・500の4世代を順次投入する計画が示されており、今回のHot Chips 2026ではその詳細が発表された。なお、MTIAシリーズの概要についてはMetaの公式エンジニアリングブログでも一部が公開されている。
MTIA 300：DLRM訓練専用チップとしての実績
まず、前世代のMTIA 300のおさらいから始まった。300は目的固定型のシリコンで、DLRM訓練に特化して設計されている。
- 72個の処理ユニット（PE） と 16個のメッセージングユニット（ME）
- 216GB の HBM3e メモリを搭載
- コンピュートダイは3nm、I/Oダイは5nmプロセスを使用
性能面では、DLRM訓練においてGPUと同等の精度を維持しつつ、前世代比でフォワード・バックワード伝播の両モデルで1.8倍以上の高速化を達成している（Hot Chips 2026での発表ベース。比較対象は前世代MTIAチップとの対比であり、GPUとの直接比較ではない点に留意）。
MTIA 400：推論チップとして大幅刷新
MTIA 400は300の訓練特化路線から一転、汎用推論チップとして設計し直されたモデルだ。DLRMだけでなく、より幅広い推論ワークロードへの対応を目指している。なお、本チップは推論ワークロードを主対象としており、訓練用途のGPUを直接置き換えるものではない点は押さえておきたい。
パッケージ構成
400は複数種のチップレットを組み合わせた構成になっている：
- コンピュートチップレット × 2（コアコンピュートエンジンと集合演算エンジンを搭載）
- SoCチップレット（ホストとの接続にPCIe Gen6を使用）
- ネットワークチップレット × 2
- HBMスタック（チップレットの側面に配置）
コンピュートコア
コンピュートチップレットの内部は 8×6グリッドのPE で構成される。さらに冗長性確保のため、論理的に上部に追加PEの行が設けられている。
各PEには以下が含まれる：
- MAC（乗算累算）アレイ（GEMM性能を大幅に向上）
- SFU（Special Function Unit）：非線形関数やデータ型変換を担当。1サイクルで64要素を取得できるギャザー命令に対応
- RISC-Vベースの汎用CPUコア × 2（スカラーコアとベクターコアを内蔵）
MXフォーマットサポートが最大の新機能
MTIA 400の目玉機能の一つがMXFP4（Microscaling FP4）をはじめとするMXフォーマットのハードウェアサポートだ。MXフォーマットはOCP（Open Compute Project）が策定した共有指数部ベースの低ビット精度フォーマット規格で、少ないビット幅でも高精度な演算を維持できる仕組みを持つ。
MetaはMTIA 400において以下の3種のMXフォーマットをサポートしている：
- MX4（4ビット幅）
- MX8（8ビット幅）
- MS8S（訓練向けの16×16ブロック単位で共有指数部を持つFP8フォーマット。MetaがMX8系の訓練用途向けに採用しているブロックフォーマット）
FP4演算により、単一チップで12 PFLOPSのFP4性能を実現している。
メモリとネットワーク
- HBM3e × 8スタックで9.4TB/秒のメモリ帯域幅を確保
- HEC（Host Embedding Cache）を導入し、巨大な埋め込みテーブルのホットなデータをアクセラレータ近傍に保持
- チップ内部のNoC（Network-on-Chip）は2Dメッシュ構成。リーキーバケット等の輻輳制御機構を実装
- スケールアップファブリック（Ethernetベース）で1.2TB/秒の帯域幅を提供
- AllReduceとAllToAllをサポートし、不要なデータ移動を最小化
システムスケーリング
1トレイに4基のMTIA 400を搭載し、スケールアップファブリックによって最大72 ASICを単一ドメインとして構成できる。
前世代推論チップ（MTIA 200）比での性能向上
以下の数値はいずれも、旧推論チップであるMTIA 200との比較に基づく（Hot Chips 2026発表ベース）。
| 指標 | 向上倍率 |
|---|---|
| FP16コンピュート | 15倍以上 |
| DRAM帯域幅 | 46倍 |
| SRAM帯域幅 | 5倍 |
次世代：450と500
MTIA 400の後継チップもすでに開発中だ。MTIA 450はGenAI推論性能のさらなる強化に注力し、MTIA 500はスケーリング能力の拡大を主眼とする。具体的には、現在の72 ASICを超える単一ドメイン構成に対応することを目指しており、業界全体のスケールアップ競争に追随する形だ。
詳細はMeta's MTIA Custom AI Silicon at Hot Chips 2026を参照していただきたい。
