6月24日、Semiengineering.comが「Creating A Moore's Law For AI Scaling」と題した記事を公開した。この記事では、AIスケーリングの限界を突破するためにフルスタック協調最適化が不可欠であるという議論が詳しく紹介されている。
「AIのムーアの法則」をどう作るか
AIの計算需要は現在、極めて単純な構造で増大している。処理するアルゴリズムが10倍になれば、データセンターのハードウェアも10倍必要になる。つまり電力消費がほぼ線形で増加する、スケーラビリティのない状態だ。
imecのCEOであるPatrick Vandenameeleは、同社のInternational Technology Forum（ITF）でこの問題を端的に表現した。「AIデータセンターはギガワット単位で測られるようになった。コンピュートをダイの最大サイズまでスケールし、GPUを並列化してラックを組み、そのラックをつなぐ。だが電力消費はほぼ線形に増加する。これは本当のスケーリングではない」。
さらに厳しい現実がある。マルチエージェントAIシステムへの移行が進むにつれ、研究者たちは既存の大規模言語モデルの150倍の計算能力が必要になると推計しているとVandenameeleはITF上で言及している。
これに対してimecが提示する解は、個別技術の改善ではなくフルスタック協調最適化（STCO: System Technology Co-Optimization）だ。STCOはimecが提唱・推進している概念で、アルゴリズム、デバイススケーリング、通信ファブリック、アーキテクチャ改善という各要素を掛け算的に組み合わせることで、それぞれ単独では小さな改善でも、組み合わせれば10年で10倍の計算効率向上という目標に届く、というのが基本的な主張だ。記事内ではこの考え方を「AIのムーアの法則」と位置づけている。
フィジカルAIが突きつける「やり直し不可」の制約
記事の中で最も具体的なインパクトを持つのが、AMDのSalil Raje（アダプティブ＆組込みコンピューティンググループSVP兼GM）による議論だ。
「あなたが会議中に、親が転倒したという通知を受け取ったとする。救急車を呼んで15分待つか、現場にいるヒューマノイドロボットを動かすか。本当の問いは『ロボットが到着できるか』ではなく、『正しく、安全に、間に合って動けるか』だ。今日の私はそのロボットを信頼しない」。
クラウドのAI推論はレイテンシ許容度が高く、失敗してもプロンプトをリトライできる。だが工場・病院・自動車に組み込まれるフィジカルAIは根本的に異なる。「制御ループはマイクロ秒以内に完了しなければならず、それが毎サイクル継続的に求められる」とRajeは述べた。
ここで重要になるのがアダプティブアーキテクチャ（FPGAやアダプティブSoC）だ。ロボティクスOEM上位150社が共通して要求するのは、「決定論的動作」「予測可能なタイミング」「オープンアーキテクチャ」「スケーラブルなプラットフォーム」の4点。産業用アーム、AMR（自律移動ロボット）、ヒューマノイドロボットを同一プラットフォームで扱えるようにしたい、というのが現場の声だ。
エッジデバイスも最先端ノードへ
TSMCのKevin Zhangは、AIによってエッジデバイスの半導体技術移行が加速していると指摘する。今年末までにモバイルのアプリケーションプロセッサが2nmへ移行し、RFデバイスは6nm FinFET、カメラの画像信号プロセッサは12nm FinFETへ移行する見通しだ。
消費電力面では動作電圧を0.4Vまで低下させることで、スイッチング電力を最大70%削減できるとした。
Fig. 1: AIはエッジデバイスにおける先端ノードへの移行を加速している。出典: TSMC
imecロードマップの注目点：7ÅでCFET初採用
imecが公開した最新ロードマップでは、CFET（Complementary Field-Effect Transistor）——nFETとpFETを垂直に積層した構造——の量産初採用を2033年頃、7Åノードと位置づけている。なお、Å（オングストローム）は長さの単位で、1Å＝0.1nmに相当する。7Åは0.7nm、10Åは1nmに対応し、現行の最先端量産ノード（2〜3nm台）のさらに先を見据えた技術世代だ。
主要マイルストーンは以下の通りだ。
- 10Åノード：セミダマスカン構造のルテニウムまたはモリブデン配線＋エアギャップ誘電体を初採用
- 7Åノード：CFETがフロントサイド・バックサイド両面の金属配線を必要とする。「CMOS 2.0」として、複数階層のティアベース機能をSoC内に統合
- 新たな組み込みメモリインターポーザ：XPU（GPU/CPUなどの汎称）とメモリの距離を縮め、接続オーバーヘッドを削減
Fig. 2: imecの更新ロードマップ。シリコンインターポーザへの組み込みRAMが新たに追加された。出典: imec
「ボリューメトリック3D」——インターポーザを曲げる発想
現状の大型パッシブインターポーザは、サイズが大きくなるほど歩留まりが低下し、修復も困難になる。HBMモジュール1個あたり1,000ドルを超えるコンポーネントを搭載したインターポーザが不良になれば、すべて廃棄しなければならない。
imecシニアフェローのEric Beyneが提案する「ボリューメトリック3D」は、インターポーザを物理的に折り曲げ、HBMをDIMMスロットのように下部に格納する構造だ。これによりインターポーザ面積を縮小しつつ、垂直スロットへのマイクロチャネル冷却を追加できる。SoC群はキューブの上面に配置し、主冷却も上面から行う。
Fig. 3: ヘテロジニアス大規模集積（HLSI）の概念図。アクティブインターポーザのバックサイドにメモリと電力供給を配置し、フロントサイドに先端ロジックスタックを置く。出典: imec
Beyneは「2Dで行っていたことを3Dで繰り返すだけでは少ししか得られない。最初から3Dで考えると、まったく異なる解が生まれる」と述べており、この構造は現在初期開発段階にある。
スケーリングの方程式
記事全体を貫く論点を一言で表すなら、imecが提示した以下の式だ。
スローダウンしたスケーリング ＋ STCOブースター ＝ 目標通りのスケーリング
ウェーハ間・チップ間ハイブリッドボンディング、バックサイド電力分配ネットワーク、TSV（シリコン貫通ビア）といった技術が「ブースター」として機能する。いずれか一社が単独で解決できる問題ではなく、アルゴリズム、デバイス、パッケージング、通信、標準化団体にまたがる協調が前提となる。STCOという概念をimecが推進し続ける背景には、こうした業界横断的な調整役としての役割がある。
詳細はCreating A Moore's Law For AI Scalingを参照していただきたい。
