9月30日、Tom's Hardwareが「The state of agentic AI in chip design tools in 2026」と題した記事を公開した。この記事では、チップ設計EDAツール大手3社（Cadence・Synopsys・Siemens）がそれぞれ展開するエージェントAIの2026年時点の実力と限界について詳しく紹介されている。
「自律レベル5」を名乗る各社の現在地
チップ設計ソフトウェアはCadence・Synopsys・Siemens EDAの3社が市場を支配している。これらのツールはチップ仕様から製造可能なレイアウトまでの全工程をカバーするもので、EDA（Electronic Design Automation）と総称される。
2026年、各社のエージェントAIはそれぞれ次のフラグシップ製品を擁する：
- Cadence：ChipStack（スーパーエージェント）
- Synopsys：AgentEngineer
- Siemens：Fuse EDA AIエージェント
自律性の尺度として各社は「Level 1〜5（L1〜L5）」のラダーを用いるが、定義は統一されていない。Cadenceは6月1日のComputexで「Level 5自律性に到達した」と発表した。ただし同社上級ディレクターのRob Knothは「bounded Level 5 in one domain（1ドメインに限定されたL5）」であり、スーパーエージェント技術の大部分は「advanced Level 4」だと補足している。
Synopsysは3月11日に示したspec-to-RTLワークフローを「L4」と位置づけつつ、長期タスクでは「L5能力を持つ」と主張する。Siemensは数値ラベルを用いず、7月26日に「自己検証ループ」の実装を発表した。
各社のラダー定義が異なるため、数字の直接比較は難しい。記事は「ラダーはマーケティング上の足場であり、各社は共通の基盤アーキテクチャ（エージェントが決定論的EDAエンジンを呼び出し、結果を検証してループするパターン）を異なる粒度で表現しているに過ぎない」と指摘している。
最大の成果はフロントエンド：RTL検証工程での高速化
現時点で最大の改善効果が報告されているのが、仕様書からRTL（Register Transfer Level：ハードウェアの動作をレジスタ間のデータ転送として記述する抽象レベル。詳細はHDL・RTL入門も参照）コードを生成し、検証するフロントエンド工程だ。RTLや検証コードはテキスト（コード）であるため、LLMとの親和性が高く、エージェントによる並列シミュレーションと即時フィードバック（パス/フェイル）が機能しやすい。
各社の主な主張を以下にまとめる：
| ベンダー | 主張 | 計測対象 | 計測者 |
|---|---|---|---|
| Cadence | 40倍以上高速化、5週間→1日未満 | RTL検証ループ1回 | 未公表（Nvidia展開） |
| Cadence | 最大10倍 | フロントエンド設計・検証タスク | Cadence |
| Synopsys | 最大50倍、カバレッジ+20% | 検証済みRTLへの所要時間 | Synopsys |
| Synopsys | 2〜5倍 | spec〜RTL（4〜6か月チームとの比較） | Synopsys |
| Siemens | 10倍以上 | ライブラリキャラクタリゼーション | Siemens |
| Empyrean | 4週間→1週間 | 回路レイアウト1タスク | 会長（SCMP経由） |
上記の数値はいずれも各社またはその顧客による自己申告であり、独立した第三者機関による検証はほぼ存在しない点に注意が必要だ。Cadenceの「5週間→1日未満」はNvidiaの展開事例に基づくとされているが、計測者・ベースライン条件は非公表である。
CadenceのChipStackはSeattleのスタートアップの技術・チームを昨年11月の買収によって取り込んだもので、Altera・Nvidia・Qualcommが早期ユーザーとして名を連ねる。Altera自身も「一部の領域で約10倍の効率化」と報告している。
SiemensのQuesta One Agentic ToolkitはRTL Code Agent・Lint Agent・CDC Agent・Verification Planning Agent・Debug Agentの5エージェント構成で、Claude CodeやCursorなど主流のAIコーディングツールとも連携する。MediaTekのエンジニアリング上級ディレクターは「即時かつ顕著な改善」と評している。
バックエンドは別の難しさ
RTL検証以降のバックエンド工程（物理実装）では話が変わる。ここでは幾何学・物理計算が主体となり、ツールの実行だけで「数日〜数週間」かかるケースもある。Knothは「ツール呼び出しの結果が返ってくるまで数時間〜数日かかる場合、AIに求められる課題はまったく違うものになる」と述べている。
また、パス/フェイルの二値判断が難しく、後工程でのミスは修正コストが跳ね上がる。各社は並列実験の自動実行に力を入れているが、フロントエンドほどの劇的な改善数字は出ていない。
CadenceのInnoStackは合成からECO（Engineering Change Order）実行まで並列実験を走らせる。SiemensのFuseはSolido・Aprisa・Calibre・Tessent等9ツール以上を協調させており、Solidoについては「キャラクタリゼーション所要時間10倍以上の短縮、トークンコスト5〜10倍削減」と主張する。STMicroelectronicsのエンジニアは「複雑な設計ブロックのデバッグ時間を数週間短縮できている」とコメントしている。
「信頼」という根本問題
エージェントEDAの議論は必ず「信頼（trust）」に行き着く。Synopsysのプロダクトマネジメント担当エグゼクティブディレクター、Anand Thiruvengadamは「重要な承認チェックポイントは引き続き人間が担う」と述べている。
各社のループ設計は共通して、エージェントの判断をXcelium・Jasper・Calibreなどの決定論的EDAエンジンで都度検証する構造を採る。Siemensは「物理ベースのEDAエンジンに対して決定を継続的に検証する」と説明し、Cadenceは「NvidiaのOpenShellサンドボックス内でガードレールを適用する」としている。
しかし、リトライ上限の定義・「修正不能」の判定基準・エスカレーション条件といった内部プロセスの詳細は非公開のままだ。また、各社が示すパフォーマンス数値はベースラインや計測対象がバラバラで、Synopsysが7月に名指した唯一の第三者評価者であるAMDもエンドースメント以上の分析は提供していない。
現状と今後の注目点
チップ設計エージェントAIの進化は「決定論的ループへのエージェント組み込み」という実直なアプローチで進んでいる。フロントエンドのRTL検証では各社が高速化を報告しているが、数値の比較基準が統一されておらず、独立した評価機関による検証は現時点でほぼ存在しない。バックエンドの物理実装領域では改善幅が限られており、ツール実行時間そのものがボトルネックとなっている。
なお、中国では国有化されたEmpyrean（中望技术）がEDAエージェントを独自展開している。TrendForceによれば「3D検証を2〜3か月から1か月未満に短縮」としており、米中のEDA開発競争という文脈でも動向が注目される。この領域の規制環境についてはBIS輸出管理の動向も参照されたい。
詳細はThe state of agentic AI in chip design tools in 2026を参照していただきたい。
