10月19日、Wccftechが「Exclusive: NVIDIA's Vera Team Says Chiplet Designs Sacrificed Single-Threaded Performance For Core Counts, And Agentic AI Is Now Forcing A Reversal」と題した記事を公開した。NVIDIAのVera CPUチームへの独占インタビューを通じて、チップレット設計がシングルスレッド性能を犠牲にしてきた経緯と、アジェンティックAIの台頭がその設計方針を逆転させつつある実態が詳しく紹介されている。
アジェンティックAIが設計哲学を逆転させた
この記事でとりわけ興味深いのは、チップレット設計の「逆転」という帰結が、AIエージェントとGPU稼働率の関係から必然として導かれている点だ。
AIエージェントは、推論ステップのたびにGPUとCPUの間を高速に往復する。GPUはデータセンターで最もコストの高い資産であるため、CPUが逐次処理をもたついている間、GPUは待機状態に陥る。
「エージェントがCPU上での逐次処理を瞬時に終わらせ、すぐにGPUへ戻ることが重要だ。GPUはAIファクトリーで最も価値ある資産であり、常に高稼働させなければならない」
この要求が、10年以上続いたCPU設計の前提を根本から問い直すことになった。
チップレット時代が「意図的に」捨てたもの
クラウド全盛期のCPU設計における本質的なトレードオフを、NVIDIAのVeraチームが率直に語った点がこの記事の核心だ。
2010年代初頭、データセンターはIntelのHaswellに代表される「少ないコアを高クロックで動かす」設計が主流だった。ところがハイパースケーラーの台頭により、業界は「1台のサーバに何コア詰め込めるか」へと急速にシフトした。このコア数競争を実現するためにx86ベンダーが採用したのが、複数のシリコンダイを繋ぎ合わせるチップレット構造だ。
しかし、NVIDIAのVeraチームはその代償を明言している。
「チップレットを使うと、1コアあたりの性能設計に割けるシリコン面積が物理的になくなる。シングルスレッド性能とIPCが犠牲になったのは、そういう理由だ」
ここでいう**IPC（Instructions Per Cycle）**とは、CPUが1クロックサイクルあたりに処理できる命令数を指す。この値が低いと、コア数が多くても逐次処理の速度は上がらない。
クラウド時代は「高スループット・低シングルスレッド性能」という象限に最適化された設計が続いた。Veraはその逆、「高スループット・高シングルスレッド性能」を狙う。
モノリシックダイという回答
この方針転換を実現する手段として、NVIDIAはVeraをモノリシック（一枚岩）ダイで設計した。チップレット構造では、ダイ間通信のたびにIO境界を越えるレイテンシ（遅延）が発生する。モノリシックダイであれば、チップ内のコアが境界なしに直接通信できる。
実際のパフォーマンスとして、VeraはNVIDIAの先代CPUであるGrace比で1.5倍の性能向上を達成。さらにPythonスクリプト処理やLLVMコンパイルなどアジェンティックワークロードに限れば、競合の主要x86プロセッサ比で最大2倍の速度となる。
また、NVIDIAが「スペーシャルマルチスレッディング（Spatial Multithreading）」と呼ぶ独自機能も注目点だ。従来のSMT（Simultaneous Multithreading）はワーカースレッドとI/Oスレッドが競合してサイクルを奪い合うことがある。スペーシャルマルチスレッディングはこれらを専用スレッドとして厳密に分離することで、重負荷時でも処理効率を維持する。サードパーティのPhoronixによる検証では、この機能が約20%の性能向上をもたらすことが確認されている。
VeraをGPUの隣から「スタンドアロンラック」へ
もう一つの重要な変化が、Veraの位置づけそのものだ。当初NVIDIAのCPU戦略は、GraceをGPUラックの「ホストノード」として最適化することに集中していた。Grace Hopper Superchipに代表されるように、CPUはあくまでGPUの補助という位置づけだった。しかしアジェンティックAIの普及で、CPUだけのスタンドアロンラックという需要が浮上した。
「エージェントのツールコールや強化学習のために、純粋なCPUラックが大量に必要になるケースがある、と気づいた」
サンドボックス（AIエージェントが安全に実行される隔離環境）を提供するクラウド事業者の中には、1顧客あたり40万のサンドボックスを稼働させているケースもあるという。CPUとGPUの比率については、MetaのMuseエージェント展開に関連して「80:1に達する可能性」という観測が業界内に存在する。NVIDIAはこの数値に公式のコメントを避けつつも、比率が「CPUの方向にシフトしている」とは認めている。
AMDやIntelにない設計の自由度
NVIDIAがモノリシックダイを選択できた背景には、競合にはない制約のなさがある。AMDやIntelはデータセンター向けと一般コンシューマー向けの両方を1アーキテクチャで賄う必要がある。対してNVIDIAはデータセンター専用として設計できるため、コンシューマー向け要件のしがらみなしにVeraを作り込めた。
「私たちは過去のセグメントに縛られていない。データセンター市場のためだけに設計できる贅沢があった」
この設計により、Veraは3.4TB/秒のバイセクション帯域幅を実現しているとされる。バイセクション帯域幅とは、チップを二分割したときに両半分間で実現できる最大通信帯域のことで、大規模並列処理における実効性能を測る重要指標だ。なお、VeraはNVIDIAのBlackwellプラットフォームと組み合わせて展開されることが想定されており、CPU単体の進化というよりもシステム全体の設計思想の転換として捉えるべき動きと言える。
